[뉴스스텝] 과학기술정보통신부 고서곤 연구개발정책실장은 7월 13일 대전 한국전자통신연구원에서 공공분야 나노·반도체 인프라 관계자 및 반도체 설계 교육 전문가와 반도체 설계분야 인재양성 고도화 방안에 대해 논의했다.

이번 논의의 장은 반도체 설계인력 양성의 양적 확대뿐만 아니라 질적 수준의 제고 차원에서 학생들이 스스로 설계한 칩을 공공 인프라를 활용해 제작·검증하는 것을 지원해 설계-제작-검증 경험을 두루 갖춘 실무인재를 양성하기 위한 방안을 모색하기 위해 추진됐다.

그 간, 반도체 설계인력을 양성함에 있어 설계 이론 및 자동설계프로그램 활용 등에서 끝나 실제 칩으로 제작되었을 때 본인의 의도대로 설계되었는지 확인할 수 있는 기회가 많이 부족했다.

이에 과기정통부는 기존에 구축된 공공분야의 반도체 제작 인프라를 활용해, 매년 약 400명의 설계전공 학생들에게 교육용 칩 제작을 지원하겠다는 목표를 제시하면서 이를 위한 노후·공백 장비 고도화와 기관 간 긴밀한 연계 시스템도 함께 구축하겠다고 밝혔다.

고서곤 연구개발정책실장은 한국전자통신연구원의 반도체 실험실을 둘러보며 6인치 웨이퍼 기반 0.5㎛ CMOS 공정 관련 기술 및 장비 여건 등을 점검하고 현장 연구자 및 장비 엔지니어의 설명을 청취했다.

이어진 간담회에서는 한국전자통신연구원 노태문 센터장의 다중 프로젝트 웨이퍼 제작지원 관련 현황보고와 함께, 과기정통부에서 반도체 설계인력 고도화를 위한 설계검증 지원 방향에 대한 발표를 진행했다.

고서곤 연구개발정책실장은 “반도체와 같은 첨단산업의 경쟁력을 확보하기 위한 핵심은 고급 인재의 확보”라며 “우리나라가 시스템반도체에서 영향력을 강화해 유의미한 성과를 거두기 위해 정부가 해야 할 가장 중요한 부분 중 하나는 기업이 원하는 정예 설계 인력의 충분한 양성”이라고 강조하고 “과기정통부는 앞으로 반도체 등 첨단기술 분야의 전문인력 양성을 위해 현장과 끊임없이 소통하며 필요한 부분을 지원하기 위해 노력하겠다”고 밝혔다.

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